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[转帖] 电介质刻蚀面临材料和工艺的选择

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发表于 2017-2-21 22:07:15 | 显示全部楼层 |阅读模式
半导体加工中,在晶片表面形成光刻胶图形,然后通过刻蚀在衬底或者衬底上面的薄膜层中选择性地除去相关材料就可以将电路图形转移到光刻胶下面的材料层上。这一工艺过程要求非常精确。但是,各种因素例如不断缩小的线宽、材料毒性以及不断变大的晶片尺寸等都会使实际过程困难得多

Applied Materials公司电介质刻蚀部总经理Brian Shieh说:“前段(FEOL)和后段(BEOL)电介质刻蚀的要求各不相同,因此要求反应器基本功能具有很大的弹性,对于不同的要求都能够表现出很好的性能。”
  Dow Chemical公司新技术部总监Michael Mills说:“从目前和近期的发展来看,电介质刻蚀设备还不会出现很大问题。”
  “目前的研究重点是双嵌入式工艺、低k材料和高纵宽比接触孔的刻蚀。"Hitachi High Technologies America公司高级工艺经理Jason Ghormley说:“氧化硅刻蚀要求能够精确控制各向异性刻蚀过程,尽量减少侧壁钝化层,同时保证整体结构比较完美。这是氧化硅刻蚀的一个普遍问题,因为其工艺控制与化学反应相关。对于氧化硅刻蚀来说,在反应器中使用含硅材料是非常有用的,因为它能控制氟原子和含碳自由基的比例,有助于在垂直方向的刻蚀反应和控制侧壁钝化层之间取得平衡。”
  后段和前段面临的问题
  Shieh认为双嵌入式工艺是很复杂的应用,因为它涉及到各种各样的材料以及相应的整合问题,例如光刻胶或BARC对微通孔(via)的部分或全部填充、多层掩膜版的使用、硬掩膜层或金属掩膜层的使用等。他说:“我们需要的是一整套解决方案,不管用户的要求是什么,它都能很好地达到要求。方法之一是使刻蚀具有很宽的工艺窗口,能够提供经过优化的最佳工艺条件和很好的工艺控制能力,满足下一代材料和技术的要求。这些新功能可以同时解决前段(FEOL)和后段(BEOL)面临的各种问题。当然,对于FEOL和BEOL来说,也许还需要做一些很小的调整,但是其基本功能应该是一样的。”
  前段(FEOL)的主要问题是刻蚀结构变得越来越小,纵宽比变得越来越大,因此重点是如何确保正确的选择比以及如何控制刻蚀后的结构和顶部/底部CD,“从硬件角度来看,为了缩短等离子体存活时间,必须提高气体流量和降低气体压力。此外,控制离子密度和能量分布也是非常重要的。”Shieh说,“从工艺角度来看,必须合理控制刻蚀粒子混合物中各组分的比例,使等离子体化学反应过程得到优化。”
  还有一个比较普遍而且重要的问题是如何减小刻蚀工艺对低k材料的破坏。现在,半导体正在向低k工艺发展。为此,人们设计了各种BEOL整合方案,希望能够尽可能减小有效电容。Shieh说:“众所周知,在电介质刻蚀过程中,低k材料会受到各种物理或电化学的伤害。Applied Materials等公司为此进行了深入研究,发现通过刻蚀设备各种软硬件特征结构和功能的设计与开发,可以尽可能提高刻蚀工艺窗口,在超低压/低能环境中有效地完成光刻胶的原位去除,最大程度地保持低k材料的介电常数。洁净工作模式则可以消除氟记忆效应。这些新功能可以进一步保证k值不变,并且在同一反应器中完成多步工艺,缩短工艺周期。”
  选择比问题
  Mills非常清楚选择比问题给电介质刻蚀带来的困扰。他说:“人们普遍认为实际生产过程必须能够达到20:1以上的选择比。”也就是说,欲刻蚀材料的刻蚀速度必须比图形定义层材料的刻蚀速度快20倍以上。“以前,通常用光刻胶作为图形定义和阻止刻蚀的材料。当欲刻蚀材料为氧化硅或FSG时,只需使氧化物的刻蚀速度比光刻胶快20倍以上就可以了。这一要求并不太高,因为光刻胶是有机物,而氧化硅或FSG是无机物,性质完全不一样。但是对于SiLK(低k电介质)来说,我们就必须先问问自己该如何进行刻蚀。因此SiLK和光刻胶一样,都是有机物。目前所采用的方法是在光刻胶和SiLK之间增加一层无机薄膜层,SiLK刻蚀之前先通过刻蚀反应将光刻胶图形转移到无机薄膜层上,然后对SiLK进行刻蚀。经过图形转移的无机薄膜层在SiLK刻蚀过程中起到与光刻胶类似的作用。SiLK和氧化硅的刻蚀选择比可以高达40:1。”
  问题在于有些材料既不是有机物也不是无机物,而是介于两者之间。“现在,你需要一些与有机/无机混合物或类OSG材料相比,刻蚀速度更慢的物质。”Mills说。“解决办法有三种。第一种方法是在刻蚀时采用多层堆叠硬掩膜技术,硬掩膜可以是有机、无机甚至是金属层。因为金属材料的化学性质与无机材料和有机材料完全不同,所以可能找到合适的化学反应满足选择比的要求。材料主要有三种:有机、无机或金属。最好不要采用复合材料或混合物作为掩膜层。”
  “第二种方法是在顶部增加一层、两层甚至是三层硬掩膜层。刻蚀不同纵宽比结构(例如沟道、via等)时,由于各层材料堆叠在一起,因此总有与欲刻蚀材料化学性质完全不同的一层材料暴露在外面。”UMC,IBM和一些其它公司采用增加薄金属层例如钛或钛化物的方法,否则某些刻蚀工艺将缺乏必要的选择比。
  第三种方法是NEC为130nm和90nm技术提出的单嵌入式工艺,他们采用先刻蚀via然后再刻蚀沟道的方法。该技术可以达到线宽分布均匀性的要求。但是,从成本角度来看,这只是一个折中方案。
  当电介质由有机和无机材料组成(例如OSG材料)时,情况变得更加复杂。尽管碳含量的增加会降低介电常数,但是同时也会对电介质/光刻胶之间的刻蚀选择比造成严重的影响。令人感兴趣的是,另外一种降低k值的办法(增加孔洞或空气)却能改善刻蚀选择比。刻蚀多孔氧化硅时,可以采用光刻胶进行图形定义并作为刻蚀掩膜层。氧化硅/光刻胶的刻蚀速度比为20:1,而多孔氧化硅可以使刻蚀速度加快2~3倍,因此多孔氧化硅和光刻胶的选择比可以高达40:1或60:1。也就是说,只需提高无机或有机材料的多孔程度就可以显著提高其相对于掩膜层的刻蚀速度。当然,只有当材料组成发生变化、性质与光刻胶或掩膜层材料接近时才会出现以上问题(图2)。



  另外一个严重的问题是刻蚀对材料的损伤,有时这种损伤在SEM下甚至根本就看不见。“对于密度较高的氧化硅、FSG来说,刻蚀只是去除了表面上的材料,不会对内部结构造成损伤。”Mills说。“但是,当你对具有不同化学性质的结构或材料进行刻蚀时,很难找到合适的化学反应使所有层的刻蚀速度都保持一致。对于同时具有有机和无机功能或组成的混合材料来说,最好能够找到合适的刻蚀气体,使刻蚀过程中对Si-键和C-键的攻击速度与它们在ILD材料中的浓度成比例。不幸的是,实际上很难使这两种反应按照相同的速度进行。更严重的问题是在进行下一步湿法清洗或阻障层(barrier)沉积工艺之前,你不知道会造成多么严重的损伤。因此,当发现清洗或barrier沉积问题时,有时其原因要追溯到好几步之前的刻蚀工艺。”
  有时,你甚至会发现OSG刻蚀结构非常完美,但是清洗后CD变化50%的情况。对于barrier沉积工艺来说,刻蚀工艺形成的侧壁表面结构可以带来两种截然不同的效果:也许很幸运,也许是一场恶梦。如果其表面结构平整连续,而且没有断痕或倒置的侧壁斜面结构,barrier沉积的工艺窗口就很大。对于氧化硅或FSG双嵌入式结构来说,这是非常正常的情况,因为刻蚀选择比很高。“我们正在研究如何避免侧壁表面结构上所谓“veiling”、“bat wings”和微观沟道等缺陷。barrier沉积和ECD工程师非常害怕这些问题。”Mills说,“低密度结构的侧壁表面具有1nm、2nm和4nm等差异(不均匀性),这也会对barrier工艺造成挑战。”
  “没有人能同时解决所有问题。我们必须根据相应材料进行特别的选择和处理。”Tegal公司市场部总监John Almerico说,“我们在铁电材料的刻蚀方面具有丰富的经验,因此
  在高k领域我们具有一定的技术优势。钝化层(passivation)刻蚀是我们的另一专长,对这些非关键层电介质我们可以采用非常成熟的技术进行刻蚀,因此具有明显的成本优势。此外,我们非常关注将电介质材料用作硬掩膜层的发展趋势,这是一个很新的领域。”
  刻蚀工艺的变化与转折
  随着半导体向193nm光刻的发展,电介质刻蚀也面临着新的转折。Lam Research公司电介质刻蚀产品部副总裁Jeff Mark介绍说,这一转折发生在逻辑器件和存储器的90nm开发和130nm大批量生产阶段,并促进了存储器生产向110nm技术的迈进。
  前段(FEOL)的挑战主要在于刻蚀纵宽比的增大,特别是DRAM电容器结构。当半导体技术从110nm转移到90nm时,很难刻蚀出那么深(>2.5um)的结构,同时还保持光刻胶的完整性和选择比,并获得预期的刻蚀结构和性能。人们正在寻求各种替代技术例如牺牲掩膜层技术(包括多晶硅或多层抗刻蚀掩膜层)以突破这些限制。后段的主要挑战则在于各种低k材料的应用。半导体正在向碳掺杂氧化硅、OSG等材料发展,其中有些使用了有机低k材料。
  193nm光刻胶的工艺窗口和使用条件明显比248nm光刻胶更加苛刻。193nm光刻胶必须很薄。“我们如何才能做到高选择比,刻蚀出又深又小的特征结构,同时保证孔洞或线条边缘表面的平整性呢?”Marks问道。“你必须确保线条或孔洞边缘没有皱纹等缺陷。但是你所使用的光刻胶比以前的更加容易受到损伤,对离子轰击也更加敏感。”
  Lam对双频率等离子体进行了优化,从而可以调整离子能量和尽量减小对光刻胶的损伤。“我们还对反应器内的气体反应和操作方法进行了深入研究,改善了光刻胶的选择性。”Marks说。“尽量避免多层光刻胶或多晶硅硬掩膜的使用可以大大节省成本。我们可以利用很薄的193nm光刻胶刻蚀出很深的结构,在有些情况下甚至可以取消多层硬掩膜的使用。”典型的多层光刻胶(MLR)结构由很薄一层193nm光刻胶、OSG或其它电介层以及一层厚光刻胶组成。最上层的193nm光刻胶用于定义图形,然后将图形转移到下面的氧化硅和厚光刻胶层作为最终刻蚀用的掩膜层。
  在后段,为了缩短工艺周期和降低成本,原位(in situ)处理的概念正被越来越多的人所接受。“人们希望能够在同一反应器中对多层薄膜进行处理,并且避免记忆效应影响下一层材料的刻蚀。”Marks说。“有些65nm或45nm刻蚀方案非常繁琐,需要在10个不同的反应器中进行10层不同的刻蚀步骤,这不太现实。我们发现限制等离子体的空间分布可以尽量减小记忆效应,双频结构则可以对聚合物进行有效的处理,从而实现某些薄膜层的原位处理。”
  刻蚀过程中,会在低k材料表面形成一层保护性阻隔层。“我们需要保留这层阻隔层,但是同时又要尽量降低反应器内的氟含量。”Marks说。“有好几种原位处理方法可供选择:你可以先对晶片进行刻蚀,然后清理反应器中残留的聚合物,最后进行光刻胶的去除。但是,由于晶片仍然在反应器中未取出来,因此清理反应器中残留聚合物的同时也会去除晶片上的保护性阻隔层。另外一种方法是尽可能减少反应器内部的聚合物沉积量。当你用氧等离子体或氢等离子体进行光刻胶去除的同时也就完成了反应器中残留聚合物的清理,使保护性阻隔层可以保持较长时间,尽可能减小对刻蚀材料的损伤程度。”
  保持生产过程中的CD控制也开始成为问题。过去,CD控制曾经是栅极刻蚀的一个难题,现在电介质刻蚀也开始出现同样的问题。“我们必须仔细监控后段双嵌入式结构的CD控制和前段栅极的CD控制。许多器件制造商仍然使用电介质刻蚀设备进行栅极硬掩膜层的刻蚀,此时CD控制应该更加严格。只要看一下接触孔的密度有多高,你就知道CD控制应该有多严格,否则一定会出现问题。
  到90nm和65nm工艺时,CD变动范围要求必须控制在几个纳米之内。“晶片内部、晶片之间和不同反应器之间的CD重复性必须小于5nm。”Marks说。“保持CD的高度可重现性是非常必要的。为了做到这一点,唯一的办法是我们可以灵活控制工艺条件,实现对晶片范围内CD的实时调整。有时,光刻结果并不是很好,这就要求我们能够在刻蚀工艺过程中对CD变动进行相应的补偿。”
  Tokyo Electron Ltd.公司BEOL产品市场部经理Eric Lee说:“刻蚀是最后一步工艺。当光刻结果不符合规格时,下面的刻蚀工艺必须能够提供解决方案,使最终的刻蚀结果能够达到设计的预想结果。要做到这一点必须要有扎实深入的R&D,特别是采用浸入式光刻系统时。”Lee认为高密度等离子体对后段刻蚀相当有害。目前,几乎所有制造商采用的都是中密度等离子体刻蚀设备。他说:“几乎每个人都在尝试采用至少两个以上的电源控制和低电子温度化学反应,降低等离子体造成的损伤。”(图3)



  测量方面的难题
  Philips AMS公司首席技术官Michael Gostein认为刻蚀测量方面的难题主要是由于线宽不断缩小和纵宽比不断加大引起的。“人们希望能够控制横截面结构等参数,但是采用现有技术时,即使是线宽和深度等基本参数都很难得到准确的数值。随着工艺的进步和要求的提高,CD-SEM、光学测量设备和AFM都面临着困难和问题。我们对高纵宽比(>10:1)、窄线宽结构的深度测量非常感兴趣。半导体业非常注意和重视深度测量的替代技术(可能是声波技术)。”
  Therma-Wave公司CTO Jon Opsal认为Footing和Undercut(底切)是电介质刻蚀过程中的两大主要问题。“工艺工程师很想知道‘刻蚀是不是够充分?’或者‘是否侵蚀了不希望被刻蚀的部分?’。底切问题是许多工程师都会遇到的主要问题之一,他们希望能够对底切程度进行有效的测量。”
  刻蚀后结构测量的难点不只是厚度测量,还包括形状、线宽以及侧壁角度。“我们的难题在于测量规格的要求变得越来越大和严格。”Opsal说。“例如,90nm工艺时我们面对的最小尺寸实际上只有60~70nm。65nm工艺则为40nm,32nm工艺的尺寸更小,而到了20nm,需要达到的测量精度只有零点几个纳米。”

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发表于 2020-5-21 15:49:49 | 显示全部楼层
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